Timery

TIM4 0x40000800

24 rejestrów/klastrów w tym peryferium.

Rejestr: CR1  0x40000800
rw

control register 1

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: zarezerwowanyBit 14: zarezerwowanyBit 13: zarezerwowanyBit 12: zarezerwowany12Bit 11: UIFREMAPBit 10: zarezerwowanyBit 9: CKDBit 8: CKD8Bit 7: ARPEBit 6: CMSBit 5: CMSBit 4: DIR4Bit 3: OPMBit 2: URSBit 1: UDISBit 0: CEN0
BitSzer.PoleDostępOpis
01CEN`rw`Counter enable Note: External clock, gated mode and encoder mode can work only if the CEN bit has been previously set by software. However trigger mode can set the CEN bit automatically by hardware. CEN is cleared automatically in one-pulse mode, when an update event occurs.
11UDIS`rw`Update disable This bit is set and cleared by software to enable/disable UEV event generation. Counter overflow/underflow Setting the UG bit Update generation through the slave mode controller Buffered registers are then loaded with their preload values.
21URS`rw`Update request source This bit is set and cleared by software to select the UEV event sources. Counter overflow/underflow Setting the UG bit Update generation through the slave mode controller
31OPM`rw`One-pulse mode
41DIR`rw`Direction Note: This bit is read only when the timer is configured in Center-aligned mode or Encoder mode.
5–62CMS`rw`Center-aligned mode selection Note: It is not allowed to switch from edge-aligned mode to center-aligned mode as long as the counter is enabled (CEN=1)
71ARPE`rw`Auto-reload preload enable
8–92CKD`rw`Clock division This bit-field indicates the division ratio between the timer clock (CK_INT) frequency and sampling clock used by the digital filters (ETR, TIx),
111UIFREMAP`rw`UIF status bit remapping
Rejestr: CR2  0x40000804
rw

control register 2

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: zarezerwowanyBit 14: zarezerwowanyBit 13: zarezerwowanyBit 12: zarezerwowany12Bit 11: zarezerwowanyBit 10: zarezerwowanyBit 9: zarezerwowanyBit 8: zarezerwowany8Bit 7: TI1SBit 6: MMSBit 5: MMSBit 4: MMS4Bit 3: CCDSBit 2: zarezerwowanyBit 1: zarezerwowanyBit 0: zarezerwowany0
BitSzer.PoleDostępOpis
31CCDS`rw`Capture/compare DMA selection
4–63MMS`rw`Master mode selection These bits permit to select the information to be sent in master mode to slave timers for synchronization (TRGO). The combination is as follows: When the Counter Enable signal is controlled by the trigger input, there is a delay on TRGO, except if the master/slave mode is selected (see the MSM bit description in TIMx_SMCR register). Note: The clock of the slave timer or ADC must be enabled prior to receive events from the master timer, and must not be changed on-the-fly while triggers are received from the master timer.
71TI1S`rw`TI1 selection
Rejestr: SMCR  0x40000808
rw

slave mode control register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: TS2Bit 20: TS220Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: SMS_316Bit 15: ETPBit 14: ECEBit 13: ETPSBit 12: ETPS12Bit 11: ETFBit 10: ETFBit 9: ETFBit 8: ETF8Bit 7: MSMBit 6: TSBit 5: TSBit 4: TS4Bit 3: OCCSBit 2: SMSBit 1: SMSBit 0: SMS0
BitSzer.PoleDostępOpis
0–23SMS`rw`Slave mode selection When external signals are selected the active edge of the trigger signal (TRGI) is linked to the polarity selected on the external input (see Input Control register and Control Register description. reinitializes the counter, generates an update of the registers and starts the counter. Note: The gated mode must not be used if TI1F_ED is selected as the trigger input (TS=00100). Indeed, TI1F_ED outputs 1 pulse for each transition on TI1F, whereas the gated mode checks the level of the trigger signal. Note: The clock of the slave peripherals (timer, ADC, ...) receiving the TRGO or the TRGO2 signals must be enabled prior to receive events from the master timer, and the clock frequency (prescaler) must not be changed on-the-fly while triggers are received from the master timer.
31OCCS`rw`OCREF clear selection This bit is used to select the OCREF clear source
4–63TS`rw`Trigger selection This bit-field selects the trigger input to be used to synchronize the counter. Others: Reserved See for more details on ITRx meaning for each Timer. Note: These bits must be changed only when they are not used (e.g. when SMS=000) to avoid wrong edge detections at the transition.
71MSM`rw`Master/Slave mode
8–114ETF`rw`External trigger filter This bit-field then defines the frequency used to sample ETRP signal and the length of the digital filter applied to ETRP. The digital filter is made of an event counter in which N consecutive events are needed to validate a transition on the output:
12–132ETPS`rw`External trigger prescaler External trigger signal ETRP frequency must be at most 1/4 of CK_INT frequency. A prescaler can be enabled to reduce ETRP frequency. It is useful when inputting fast external clocks.
141ECE`rw`External clock enable This bit enables External clock mode 2. Note: Setting the ECE bit has the same effect as selecting external clock mode 1 with TRGI connected to ETRF (SMS=111 and TS=00111). It is possible to simultaneously use external clock mode 2 with the following slave modes: reset mode, gated mode and trigger mode. Nevertheless, TRGI must not be connected to ETRF in this case (TS bits must not be 00111). If external clock mode 1 and external clock mode 2 are enabled at the same time, the external clock input is ETRF.
151ETP`rw`External trigger polarity This bit selects whether ETR or ETR is used for trigger operations
161SMS_3`rw`Slave mode selection When external signals are selected the active edge of the trigger signal (TRGI) is linked to the polarity selected on the external input (see Input Control register and Control Register description. reinitializes the counter, generates an update of the registers and starts the counter. Note: The gated mode must not be used if TI1F_ED is selected as the trigger input (TS=00100). Indeed, TI1F_ED outputs 1 pulse for each transition on TI1F, whereas the gated mode checks the level of the trigger signal. Note: The clock of the slave peripherals (timer, ADC, ...) receiving the TRGO or the TRGO2 signals must be enabled prior to receive events from the master timer, and the clock frequency (prescaler) must not be changed on-the-fly while triggers are received from the master timer.
20–212TS2`rw`Trigger selection This bit-field selects the trigger input to be used to synchronize the counter. Others: Reserved See for more details on ITRx meaning for each Timer. Note: These bits must be changed only when they are not used (e.g. when SMS=000) to avoid wrong edge detections at the transition.
Rejestr: DIER  0x4000080C
rw

DMA/Interrupt enable register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: zarezerwowanyBit 14: TDEBit 13: zarezerwowanyBit 12: CC4DE12Bit 11: CC3DEBit 10: CC2DEBit 9: CC1DEBit 8: UDE8Bit 7: zarezerwowanyBit 6: TIEBit 5: zarezerwowanyBit 4: CC4IE4Bit 3: CC3IEBit 2: CC2IEBit 1: CC1IEBit 0: UIE0
BitSzer.PoleDostępOpis
01UIE`rw`Update interrupt enable
11CC1IE`rw`Capture/Compare 1 interrupt enable
21CC2IE`rw`Capture/Compare 2 interrupt enable
31CC3IE`rw`Capture/Compare 3 interrupt enable
41CC4IE`rw`Capture/Compare 4 interrupt enable
61TIE`rw`Trigger interrupt enable
81UDE`rw`Update DMA request enable
91CC1DE`rw`Capture/Compare 1 DMA request enable
101CC2DE`rw`Capture/Compare 2 DMA request enable
111CC3DE`rw`Capture/Compare 3 DMA request enable
121CC4DE`rw`Capture/Compare 4 DMA request enable
141TDE`rw`Trigger DMA request enable
Rejestr: SR  0x40000810
rw

status register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: zarezerwowanyBit 14: zarezerwowanyBit 13: zarezerwowanyBit 12: CC4OF12Bit 11: CC3OFBit 10: CC2OFBit 9: CC1OFBit 8: zarezerwowany8Bit 7: zarezerwowanyBit 6: TIFBit 5: zarezerwowanyBit 4: CC4IF4Bit 3: CC3IFBit 2: CC2IFBit 1: CC1IFBit 0: UIF0
BitSzer.PoleDostępOpis
01UIF`rw`Update interrupt flag This bit is set by hardware on an update event. It is cleared by software. At overflow or underflow and if UDIS=0 in the TIMx_CR1 register. When CNT is reinitialized by software using the UG bit in TIMx_EGR register, if URS=0 and UDIS=0 in the TIMx_CR1 register. When CNT is reinitialized by a trigger event (refer to the synchro control register description), if URS=0 and UDIS=0 in the TIMx_CR1 register.
11CC1IF`rw`Capture/compare 1 interrupt flag
21CC2IF`rw`Capture/compare 2 interrupt flag
31CC3IF`rw`Capture/compare 3 interrupt flag
41CC4IF`rw`Capture/compare 4 interrupt flag
61TIF`rw`Trigger interrupt flag This flag is set by hardware on the TRG trigger event (active edge detected on TRGI input when the slave mode controller is enabled in all modes but gated mode. It is set when the counter starts or stops when gated mode is selected. It is cleared by software.
91CC1OF`rw`Capture/Compare 1 overcapture flag
101CC2OF`rw`Capture/Compare 2 overcapture flag
111CC3OF`rw`Capture/Compare 3 overcapture flag
121CC4OF`rw`Capture/Compare 4 overcapture flag
Rejestr: EGR  0x40000814
wo

event generation register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: zarezerwowanyBit 14: zarezerwowanyBit 13: zarezerwowanyBit 12: zarezerwowany12Bit 11: zarezerwowanyBit 10: zarezerwowanyBit 9: zarezerwowanyBit 8: zarezerwowany8Bit 7: zarezerwowanyBit 6: TGBit 5: zarezerwowanyBit 4: CC4G4Bit 3: CC3GBit 2: CC2GBit 1: CC1GBit 0: UG0
BitSzer.PoleDostępOpis
01UG`wo`Update generation This bit can be set by software, it is automatically cleared by hardware.
11CC1G`wo`Capture/compare 1 generation
21CC2G`wo`Capture/compare 2 generation
31CC3G`wo`Capture/compare 3 generation
41CC4G`wo`Capture/compare 4 generation
61TG`wo`Trigger generation This bit is set by software in order to generate an event, it is automatically cleared by hardware.
Rejestr: CCMR1_Input  0x40000818
rw

capture/compare mode register 1 (input mode)

Brak zdefiniowanych pól bitowych.

Rejestr: CCMR1_Output  0x40000818
rw

capture/compare mode register 1 (output mode)

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: OC2M_3:24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: OC1M_3:16Bit 15: OC2CEBit 14: IC2F:Bit 13: IC2F:Bit 12: IC2F:12Bit 11: OC2PEBit 10: IC2PSC:Bit 9: CC2S:Bit 8: CC2S:8Bit 7: OC1CEBit 6: IC1F:Bit 5: IC1F:Bit 4: IC1F:4Bit 3: OC1PEBit 2: IC1PSC:Bit 1: CC1S:Bit 0: CC1S:0
BitSzer.PoleDostępOpis
0–12CC1S`rw`Capture/Compare 1 selection
0–12CC1S:—Capture/Compare 1 selection
21OC1FE:—Output compare 1 fast enable
2–32IC1PSC:—Input capture 1 prescaler
31OC1PE`rw`Output compare 1 preload enable
4–63OC1M`rw`Output compare 1 mode
4–74IC1F:—Input capture 1 filter
71OC1CE`rw`Output compare 1 clear enable
8–92CC2S`rw`Capture/Compare 2 selection
8–92CC2S:—Capture/compare 2 selection
101OC2FE:—Output compare 2 fast enable
10–112IC2PSC:—Input capture 2 prescaler
111OC2PE`rw`Output compare 2 preload enable
12–143OC2M`rw`Output compare 2 mode
12–154IC2F:—Input capture 2 filter
151OC2CE`rw`Output compare 2 clear enable
161OC1M_3:—Output compare 1 mode, bit 3
241OC2M_3:—Output compare 2 mode, bit 3
Rejestr: CCMR2_Input  0x4000081C
rw

capture/compare mode register 2 (input mode)

Brak zdefiniowanych pól bitowych.

Rejestr: CCMR2_Output  0x4000081C
rw

capture/compare mode register 2 (output mode)

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: OC4M_324Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: OC3M_316Bit 15: OC4CEBit 14: IC4FBit 13: IC4FBit 12: IC4F12Bit 11: OC4PEBit 10: IC4PSCBit 9: CC4SBit 8: CC4S8Bit 7: OC3CEBit 6: IC3FBit 5: IC3FBit 4: IC3F4Bit 3: OC3PEBit 2: IC3PSCBit 1: CC3SBit 0: CC3S0
BitSzer.PoleDostępOpis
0–12CC3S—Capture/Compare 3 selection
0–12CC3S`rw`Capture/Compare 3 selection This bit-field defines the direction of the channel (input/output) as well as the used input. Note: CC3S bits are writable only when the channel is OFF (CC3E = 0 in TIMx_CCER).
21OC3FE—Output compare 3 fast enable
2–32IC3PSC—Input capture 3 prescaler
31OC3PE—Output compare 3 preload enable
4–63OC3M—Output compare 3 mode
4–74IC3F—Input capture 3 filter
71OC3CE—Output compare 3 clear enable
8–92CC4S—Capture/Compare 4 selection
8–92CC4S`rw`Capture/Compare 4 selection This bit-field defines the direction of the channel (input/output) as well as the used input. Note: CC4S bits are writable only when the channel is OFF (CC4E = 0 in TIMx_CCER).
101OC4FE—Output compare 4 fast enable
10–112IC4PSC—Input capture 4 prescaler
111OC4PE—Output compare 4 preload enable
12–143OC4M—Output compare 4 mode
12–154IC4F—Input capture 4 filter
151OC4CE—Output compare 4 clear enable
161OC3M_3—Output compare 3 mode, bit 3
241OC4M_3—Output compare 4 mode, bit 3
Rejestr: CCER  0x40000820
rw

capture/compare enable register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: CC4NPBit 14: zarezerwowanyBit 13: CC4PBit 12: CC4E12Bit 11: CC3NPBit 10: zarezerwowanyBit 9: CC3PBit 8: CC3E8Bit 7: CC2NPBit 6: zarezerwowanyBit 5: CC2PBit 4: CC2E4Bit 3: CC1NPBit 2: zarezerwowanyBit 1: CC1PBit 0: CC1E0
BitSzer.PoleDostępOpis
01CC1E`rw`Capture/Compare 1 output enable
11CC1P`rw`Capture/Compare 1 output Polarity
31CC1NP`rw`Capture/Compare 1 output Polarity
41CC2E`rw`Capture/Compare 2 output enable
51CC2P`rw`Capture/Compare 2 output Polarity
71CC2NP`rw`Capture/Compare 2 output Polarity
81CC3E`rw`Capture/Compare 3 output enable
91CC3P`rw`Capture/Compare 3 output Polarity
111CC3NP`rw`Capture/Compare 3 output Polarity
121CC4E`rw`Capture/Compare 4 output enable
131CC4P`rw`Capture/Compare 4 output Polarity
151CC4NP`rw`Capture/Compare 4 output Polarity
Rejestr: CNT  0x40000824
rw

counter

Brak zdefiniowanych pól bitowych.

Rejestr: CNT16  0x40000824
rw

16-bit counter register

Bit 31: UIFCPY31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: CNTBit 14: CNTBit 13: CNTBit 12: CNT12Bit 11: CNTBit 10: CNTBit 9: CNTBit 8: CNT8Bit 7: CNTBit 6: CNTBit 5: CNTBit 4: CNT4Bit 3: CNTBit 2: CNTBit 1: CNTBit 0: CNT0
BitSzer.PoleDostępOpis
0–1516CNT`rw`Counter value
0–1516CNT`rw`counter value
311UIFCPY`rw`UIF Copy This bit is a read-only copy of the UIF bit of the TIMx_ISR register
Rejestr: PSC  0x40000828
rw

prescaler

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: PSC:Bit 14: PSC:Bit 13: PSC:Bit 12: PSC:12Bit 11: PSC:Bit 10: PSC:Bit 9: PSC:Bit 8: PSC:8Bit 7: PSC:Bit 6: PSC:Bit 5: PSC:Bit 4: PSC:4Bit 3: PSC:Bit 2: PSC:Bit 1: PSC:Bit 0: PSC:0
BitSzer.PoleDostępOpis
0–1516PSC:—Prescaler value
Rejestr: ARR  0x4000082C
rw

auto-reload register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: ARRBit 14: ARRBit 13: ARRBit 12: ARR12Bit 11: ARRBit 10: ARRBit 9: ARRBit 8: ARR8Bit 7: ARRBit 6: ARRBit 5: ARRBit 4: ARR4Bit 3: ARRBit 2: ARRBit 1: ARRBit 0: ARR0
BitSzer.PoleDostępOpis
0–1516ARR`rw`High auto-reload value (TIM2) nullLow Auto-reload value ARR is the value to be loaded in the actual auto-reload register. Refer to the for more details about ARR update and behavior. The counter is blocked while the auto-reload value is null.
Rejestr: CCR1  0x40000834
rw

capture/compare register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: CCRBit 14: CCRBit 13: CCRBit 12: CCR12Bit 11: CCRBit 10: CCRBit 9: CCRBit 8: CCR8Bit 7: CCRBit 6: CCRBit 5: CCRBit 4: CCR4Bit 3: CCRBit 2: CCRBit 1: CCRBit 0: CCR0
BitSzer.PoleDostępOpis
0–1516CCR`rw`Capture/Compare value
Rejestr: CCR2  0x40000838
rw

capture/compare register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: CCRBit 14: CCRBit 13: CCRBit 12: CCR12Bit 11: CCRBit 10: CCRBit 9: CCRBit 8: CCR8Bit 7: CCRBit 6: CCRBit 5: CCRBit 4: CCR4Bit 3: CCRBit 2: CCRBit 1: CCRBit 0: CCR0
BitSzer.PoleDostępOpis
0–1516CCR`rw`Capture/Compare value
Rejestr: CCR3  0x4000083C
rw

capture/compare register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: CCRBit 14: CCRBit 13: CCRBit 12: CCR12Bit 11: CCRBit 10: CCRBit 9: CCRBit 8: CCR8Bit 7: CCRBit 6: CCRBit 5: CCRBit 4: CCR4Bit 3: CCRBit 2: CCRBit 1: CCRBit 0: CCR0
BitSzer.PoleDostępOpis
0–1516CCR`rw`Capture/Compare value
Rejestr: CCR4  0x40000840
rw

capture/compare register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: CCRBit 14: CCRBit 13: CCRBit 12: CCR12Bit 11: CCRBit 10: CCRBit 9: CCRBit 8: CCR8Bit 7: CCRBit 6: CCRBit 5: CCRBit 4: CCR4Bit 3: CCRBit 2: CCRBit 1: CCRBit 0: CCR0
BitSzer.PoleDostępOpis
0–1516CCR`rw`Capture/Compare value
Rejestr: DCR  0x40000848
rw

DMA control register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: zarezerwowanyBit 14: zarezerwowanyBit 13: zarezerwowanyBit 12: DBL12Bit 11: DBLBit 10: DBLBit 9: DBLBit 8: DBL8Bit 7: zarezerwowanyBit 6: zarezerwowanyBit 5: zarezerwowanyBit 4: DBA4Bit 3: DBABit 2: DBABit 1: DBABit 0: DBA0
BitSzer.PoleDostępOpis
0–45DBA`rw`DMA base address This 5-bit vector defines the base-address for DMA transfers (when read/write access are done through the TIMx_DMAR address). DBA is defined as an offset starting from the address of the TIMx_CR1 register. Example: ... Example: Let us consider the following transfer: DBL = 7 transfers & DBA = TIMx_CR1. In this case the transfer is done to/from 7 registers starting from the TIMx_CR1 address.
8–125DBL`rw`DMA burst length This 5-bit vector defines the number of DMA transfers (the timer recognizes a burst transfer when a read or a write access is done to the TIMx_DMAR address). ...
Rejestr: DMAR  0x4000084C
rw

DMA address for full transfer

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: DMAB:Bit 14: DMAB:Bit 13: DMAB:Bit 12: DMAB:12Bit 11: DMAB:Bit 10: DMAB:Bit 9: DMAB:Bit 8: DMAB:8Bit 7: DMAB:Bit 6: DMAB:Bit 5: DMAB:Bit 4: DMAB:4Bit 3: DMAB:Bit 2: DMAB:Bit 1: DMAB:Bit 0: DMAB:0
BitSzer.PoleDostępOpis
0–1516DMAB:—DMA register for burst accesses
Rejestr: OR1  0x40000850
rw

TIM option register

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: zarezerwowanyBit 14: zarezerwowanyBit 13: zarezerwowanyBit 12: zarezerwowany12Bit 11: zarezerwowanyBit 10: zarezerwowanyBit 9: zarezerwowanyBit 8: zarezerwowany8Bit 7: zarezerwowanyBit 6: zarezerwowanyBit 5: zarezerwowanyBit 4: zarezerwowany4Bit 3: zarezerwowanyBit 2: zarezerwowanyBit 1: zarezerwowanyBit 0: OCREF_CLR0
BitSzer.PoleDostępOpis
01OCREF_CLR`rw`Ocref_clr source selection This bit selects the ocref_clr input source.
Rejestr: AF1  0x40000860
rw

TIM alternate function option register 1

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: ETRSELBit 16: ETRSEL16Bit 15: ETRSELBit 14: ETRSELBit 13: zarezerwowanyBit 12: zarezerwowany12Bit 11: zarezerwowanyBit 10: zarezerwowanyBit 9: zarezerwowanyBit 8: zarezerwowany8Bit 7: zarezerwowanyBit 6: zarezerwowanyBit 5: zarezerwowanyBit 4: zarezerwowany4Bit 3: zarezerwowanyBit 2: zarezerwowanyBit 1: zarezerwowanyBit 0: zarezerwowany0
BitSzer.PoleDostępOpis
14–174ETRSEL`rw`ETR source selection These bits select the ETR input source. Others: Reserved
Rejestr: TISEL  0x40000868
rw

TIM alternate function option register 1

Bit 31: zarezerwowany31Bit 30: zarezerwowanyBit 29: zarezerwowanyBit 28: zarezerwowany28Bit 27: zarezerwowanyBit 26: zarezerwowanyBit 25: zarezerwowanyBit 24: zarezerwowany24Bit 23: zarezerwowanyBit 22: zarezerwowanyBit 21: zarezerwowanyBit 20: zarezerwowany20Bit 19: zarezerwowanyBit 18: zarezerwowanyBit 17: zarezerwowanyBit 16: zarezerwowany16Bit 15: zarezerwowanyBit 14: zarezerwowanyBit 13: zarezerwowanyBit 12: zarezerwowany12Bit 11: TI2SELBit 10: TI2SELBit 9: TI2SELBit 8: TI2SEL8Bit 7: zarezerwowanyBit 6: zarezerwowanyBit 5: zarezerwowanyBit 4: zarezerwowany4Bit 3: TI1SELBit 2: TI1SELBit 1: TI1SELBit 0: TI1SEL0
BitSzer.PoleDostępOpis
0–34TI1SEL`rw`TI1[0] to TI1[15] input selection These bits select the TI1[0] to TI1[15] input source. Others: Reserved
8–114TI2SEL`rw`TI2[0] to TI2[15] input selection These bits select the TI2[0] to TI2[15] input source. Others: Reserved